Supraleitender Full-Stack-Quantencomputer mit rund 1.000 physischen Qubits

Worum geht es in dieser Ausschreibung?

Die Ausschreibung fördert den Bau und die Demonstration eines modularen supraleitenden Full-Stack-Quantencomputers mit dem Ziel von 1.000 physischen Qubits, der in HPC integriert und über die Cloud zugänglich ist. Voraussichtlich wird ein Projekt gefördert.

Was fördert diese Ausschreibung?

Umfang

Die Maßnahme unterstützt die Skalierung und den praktischen Einsatz supraleitender Quantencomputing-Plattformen in Europa. Die Vorschläge müssen mindestens zwei der in der SRIA 2030 benannten kritischen technischen Hindernisse angehen; dazu müssen die Fehlerkorrektur und Fehlertoleranz sowie die Kryo- und Verbindungstechnik im Maßstab von 1.000 oder mehr Qubits gehören.

Erwartete Ergebnisse

• Ein supraleitender Full-Stack-Quantencomputer mit dem Ziel von 1.000 physischen Qubits und einer skalierbaren, vom Nutzer anpassbaren QPU-Architektur auf Chiplet-Basis.
• Zielleistung: T1-Kohärenzzeit von mehr als 100 Mikrosekunden, Gatter- und Auslesegüte für Ein- und Zwei-Qubit-Operationen von mindestens 99,9 %, Auslesegeschwindigkeit unter 300 ns und Geschwindigkeit von Zwei-Qubit-Gattern unter 20 ns.
• Nachgewiesener Quantenvorteil bei ausgewählten industriellen Anwendungsfällen, verglichen mit den besten klassischen Methoden.
• Ein über die Cloud zugängliches, in Umgebungen für Hochleistungsrechnen integriertes System sowie ein standardisierter Software-Stack für Inbetriebnahme, Kalibrierung, Steuerung, Leistungsvergleich und Nutzerzugang.
• Stärkere europäische Lieferketten und industrielle Kapazitäten für supraleitende Quantentechnologien.

Tätigkeiten

• Bau einer modularen Maschine, die Quantenhardware, Kryo-Infrastruktur, Steuerelektronik und Software integriert.
• Aufbau von Testkapazitäten an den Produktionsstandorten, einschließlich der kryogenen Prüfung von Chiplets vor der Montage, sowie Interoperabilität und offene Standards zwischen Chiplet-Herstellern, zusammen mit Normen und EU-weiten Zertifizierungssystemen.
• Entwicklung und Validierung von Verfahren zur Fehlerkorrektur und Fehlertoleranz für supraleitende Qubits.
• Demonstration von mindestens zwei realen industriellen Anwendungsfällen während des Projekts.
• Bereitstellung standardisierter Schnittstellen für hybride Arbeitsabläufe mit klassischem HPC und Cloud-Plattformen, Fernzugriff für akademische, Forschungs- und Industrienutzer sowie offener Zugang für gemeinsame Entwicklung (Co-Design), mit Schulungen und Dokumentation.

Technologie-Reifegrad

Es wird erwartet, dass die Tätigkeiten bei TRL 4 beginnen und bis zum Projektende TRL 7 erreichen.

Wann endet die Einreichungsfrist?

17. November 2026 (11 Tage)