Ordinateur quantique supraconducteur complet d’environ 1 000 qubits physiques

Quel est l’objet de cet appel ?

L’appel finance la construction et la démonstration d’un ordinateur quantique supraconducteur modulaire complet visant 1 000 qubits physiques, intégré au HPC et accessible via le cloud. Un projet devrait être financé.

Que finance cet appel ?

Champ d’application

L’action soutient le passage à l’échelle et le déploiement concret de plateformes d’informatique quantique supraconductrices en Europe. Les propositions doivent traiter au moins deux des obstacles techniques critiques recensés dans la SRIA 2030, parmi lesquels doivent figurer la correction d’erreurs et la tolérance aux pannes, ainsi que l’ingénierie cryogénique et des interconnexions à l’échelle de 1 000 qubits ou plus.

Résultats attendus

• Un ordinateur quantique supraconducteur complet visant 1 000 qubits physiques, doté d’une architecture de QPU à base de chiplets, évolutive et réglable par l’utilisateur.
• Performances visées : temps de cohérence T1 supérieur à 100 microsecondes, fidélités des portes à un et deux qubits et de la lecture d’au moins 99,9 %, vitesse de lecture inférieure à 300 ns et vitesse des portes à deux qubits inférieure à 20 ns.
• Un avantage quantique démontré sur des cas d’usage industriels sélectionnés et comparé aux meilleures méthodes classiques.
• Un système accessible via le cloud, intégré aux environnements de calcul à haute performance, et une pile logicielle normalisée pour la mise en service, l’étalonnage, le contrôle, l’analyse comparative et l’accès des utilisateurs.
• Des chaînes d’approvisionnement et des capacités industrielles européennes renforcées dans les technologies quantiques supraconductrices.

Activités

• Construire une machine modulaire intégrant le matériel quantique, l’infrastructure cryogénique, l’électronique de contrôle et les logiciels.
• Mettre en place des capacités d’essai sur les sites de production, y compris le criblage cryogénique des chiplets avant assemblage, ainsi que l’interopérabilité et des normes ouvertes entre fabricants de chiplets, conjointement avec des normes et des systèmes de certification à l’échelle de l’UE.
• Développer et valider des schémas de correction d’erreurs et de tolérance aux pannes pour les qubits supraconducteurs.
• Démontrer au moins deux cas d’usage industriels réels au cours du projet.
• Fournir des interfaces normalisées pour des flux de travail hybrides avec le HPC classique et les plateformes cloud, un accès à distance pour les utilisateurs universitaires, de la recherche et de l’industrie, et un accès ouvert pour la co-conception, avec formation et documentation.

Maturité technologique

Les activités devraient débuter au TRL 4 et atteindre le TRL 7 d’ici à la fin du projet.

Quelle est la date limite ?

17 novembre 2026 (11 jours)